出典:教えて!goo
VHDLのsignedとunsignedの違いは?
まえまえから疑問に思っていたので、教えてください。 VHDL(ハードウェア記述言語)の記述で、 ポートの宣言に 「signed」のときと「unsigned」のときがあるのですが、 違いを詳しく教え...
VHDLとVerilogの違いについて
Verilogでの回路設計の経験はあるのですが、VHDLでの経験がありません。 今度の仕事はVHDLで回路設計をしなくてはいけなそうなのですが、ちょっと心配です。 Verilogとの違いは何なんでしょ...
VHDLを書くときのエディタについて
はじめまして。 最近VHDLで論理設計の仕事を始めたものです。 そこでお聞きしたいのですが、 VHDLを書くのにお勧めのエディタがあれば教えてほしいです。 私が調べて今使っているのは...
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